近日，青禾晶元公司与中科院微电子所高频高压中心及南京电子器件研究所深度合作，共同基于6英寸Emerald-SiC复合衬底，成功研发出高性能且低成本的1200V SiC MOSFET。基于该研究成果的论文“Cost-Effective 1200 V SiC MOSFETs on a Novel 150 mm SiC Engineered Substrate with Dummy Grade Material Reuse”，于12月10日以口头报告形式发表在第70届国际电子器件大会上（IEDM 2024），青禾晶元公司母凤文博士为共同通讯作者。

当前，碳化硅（SiC）晶圆行业正持续扩大产能以满足不断增长的市场需求。但可用于MOSFET制造的无缺陷衬底（即“高质量”衬底）的成品率通常仅为40%-60%。在6-8英寸SiC的生长和提纯过程中，自然会产生低等级衬底（即“低质量”衬底）。在目前的工业生产中，这些衬底通常被作为陪片甚至废料处理，导致高质量SiC衬底的生产成本很高，通常占最终MOSFET器件成本的50%以上。此外，SiC衬底的制造过程耗能较高，导致较高的碳排放。

为应对这一挑战，青禾晶元携手中科院微电子所等合作单位在国际上首次提出了一种新型6英寸单晶SiC复合衬底，通过表面活化键合技术和离子注入剥离技术，将高质量SiC薄层键合转移到低质量单晶SiC衬底上，实现了低质量单晶SiC衬底有效使用，每个高质量SiC晶圆可重复使用超过30次（即每个高质量晶圆可以产生超过30个薄层），预计成本降低40%。

该复合衬底表现出与高质量衬底相当的缺陷密度，界面热阻低至2.8 +1.4/-0.7 m²K/GW，且键合界面处电场强度很小。此界面热阻是目前国际上报道的SiC与其他材料（如SiC、GaN和Ga₂O₃）键合界面中最低值。在该衬底上生长的6英寸SiC外延层实现了高达99.2%的无致命缺陷良率。基于此6英寸外延层制造的1200V、20mΩ的SiC MOSFET器件展示了超过70%的良率（在I_DSS<2µA，在1200V条件下测试），其性能和可靠性可同最先进的商用器件相媲美。电路鲁棒性测试显示，在超过250A、持续10ms的浪涌电流下，键合界面没有出现退化现象。该成果是首次报道基于SiC复合衬底的晶圆级器件数据及高电流鲁棒性。结果表明，这项新的衬底技术具有巨大的潜力，为更加经济和可持续的SiC功率电子器件提供了重要的发展方向。 

青禾晶元将继续深耕异质集成技术领域，致力于为客户提供更高效、更可靠的解决方案，推动整个行业的持续进步与发展。

IEDM（International Electron Devices Meeting），全称国际电子器件会议，自1955年创办以来，始终致力于推动半导体器件及其相关技术的创新与发展。作为半导体器件领域的“奥林匹克盛会”，IEDM汇聚了来自全球顶尖高校、研发机构及知名企业的专家学者，共同探讨并展示最前沿的研究成果和技术趋势。该会议每年举办一次，被广泛认为是集成电路领域内极具权威性和学术水平的顶级学术会议。每一年的IEDM盛会，都是全球半导体行业关注的焦点。

图1.6英寸SiC-SiC键合制造过程的主要步骤

图2.在6英寸工程衬底和外延层上制造的SiC MOSFET沟道区域的横截面高分辨率透射电子显微镜（HRTEM）图像

图3.在VGS=-4V和在VDS=1200V条件下的6英寸晶圆上制作的器件的IGSS分布图（绿色为通过，图a良率为90%，图b良率为70%）

图4. 浪涌电路测试图

（a）为电路原理图吗（b）为理想波形

（c）为浪涌电流测试装置照片

（d）为被测件在不同浪涌电流水平下的电流与电压波形

（e）失效被测件的引脚间电阻